【パソナキャリア経由での入社実績あり】
自社のAIプロセッサや画像処理プロセッサのハードウエアIPのRTL設計と、それらを統合するSoCのアーキテクチャ設計を担当していただきます。仕様の検討からマイクロアーキテクチャ設計、論理設計、検証までがスコープです。

【具体的な業務内容】
■ハードウエアIPのRTL設計
AI・画像処理プロセッサ用のIPを、Verilog／SystemVerilogで論理レベルから設計します。高性能と低消費電力を両立させる最適化まで担当します。

■SoCアーキテクチャ設計　
CPUコア、メモリ、インターコネクト、各種インターフェースと自社IPを統合し、チップ全体の構成を設計します。

■仕様策定・マイクロアーキテクチャ検討
求められる処理性能から、必要な演算器構成・データパス・メモリ帯域を見積もり、実現方式を決めます。

■PPA最適化とタイミングクロージャ
論理合成の結果を確認しながら、面積・電力・動作周波数のトレードオフを詰め、タイミングを収束させます。

■検証・チーム連携　
FPGA／エミュレータを用いた検証を行い、ソフトウエア開発チームや外部パートナー企業と仕様を擦り合わせながら開発を進めます。

※入社後はシニアエンジニアがメンターとしてつきます。自社製品と開発フローを学びながら、OJTを中心に担当範囲を広げていきます。

【募集背景】
半導体製品開発の引き合い増加に伴い、ASIC開発のフロントエンドを担うエンジニアを増員します。エッジAI領域で自社SoC・IPの案件が増えており、複数の開発を並行して回せる体制へ移行している最中です。本ポジションは、担当領域の設計判断を自分で引き受けられる方を想定した即戦力枠です。

【配属先】
開発本部　ハードウエア開発グループ
■人数　7名（マネージャー1名、メンバー6名）

【魅力】
■自社IPを、仕様の検討からRTL設計・タイミング収束まで一貫して担当します。他社仕様の実装ではありません。
■性能と消費電力の両立が要件そのものです。面積・電力・動作周波数のトレードオフを、担当者が握って詰めます。
■ドライバ・SDKを開発するソフトウエアチームが社内にあります。設計の影響を実機で確認しながら進められます。

【働き方】
■原則出社　※一部在宅、許可在宅制度あり

勤務地	東京都中野区中野
給与	年収：500万円～600万円経験・スキルに応じて変動します

【パソナキャリア経由での入社実績あり】
自社のAIプロセッサや画像処理プロセッサのハードウエアIPのRTL設計と、それらを統合するSoCのアーキテクチャ設計を担当していただきます。仕様の検討からマイクロアーキテクチャ設計、論理設計、検証までがスコープです。

【具体的な業務内容】
■ハードウエアIPのRTL設計
AI・画像処理プロセッサ用のIPを、Verilog／SystemVerilogで論理レベルから設計します。高性能と低消費電力を両立させる最適化まで担当します。

■SoCアーキテクチャ設計　
CPUコア、メモリ、インターコネクト、各種インターフェースと自社IPを統合し、チップ全体の構成を設計します。

■仕様策定・マイクロアーキテクチャ検討
求められる処理性能から、必要な演算器構成・データパス・メモリ帯域を見積もり、実現方式を決めます。

■PPA最適化とタイミングクロージャ
論理合成の結果を確認しながら、面積・電力・動作周波数のトレードオフを詰め、タイミングを収束させます。

■検証・チーム連携　
FPGA／エミュレータを用いた検証を行い、ソフトウエア開発チームや外部パートナー企業と仕様を擦り合わせながら開発を進めます。

【募集背景】
半導体製品開発の引き合い増加に伴い、ASIC開発のフロントエンドを担うエンジニアを増員します。エッジAI領域で自社SoC・IPの案件が増えており、複数の開発を並行して回せる体制へ移行している最中です。本ポジションは、担当領域の設計判断を自分で引き受けられる方を想定した即戦力枠です。

【配属先】
開発本部　ハードウエア開発グループ
■人数　7名（マネージャー1名、メンバー6名）

【魅力】
■自社IPを、仕様の検討からRTL設計・タイミング収束まで一貫して担当します。他社仕様の実装ではありません。
■性能と消費電力の両立が要件そのものです。面積・電力・動作周波数のトレードオフを、担当者が握って詰めます。
■ドライバ・SDKを開発するソフトウエアチームが社内にあります。設計の影響を実機で確認しながら進められます。

【働き方】
■原則出社　※一部在宅、許可在宅制度あり

勤務地	東京都中野区中野
給与	年収：700万円～1000万円経験・スキルに応じて変動します